Aljabar Boolean memuat variable dan
simbul operasi untuk gerbang logika. Simbol yang digunakan pada aljabar Boolean
adalah: (.) untuk AND, (+) untuk OR, dan ( ) untuk NOT. Rangkaian logika
merupakan gabungan beberapa gerbang, untuk mempermudah penyeleseian perhitungan
secara aljabar dan pengisian tabel kebenaran digunakan sifat-sifat aljabar
Boolean
Dalam aljabar boolean digunakan 2
konstanta yaitu logika 0 dan logika 1. ketika logika tersebut diimplementasikan
kedalam rangkaian logika maka logika tersebut akan bertaraf sebuah tegangan.
kalau logika 0 bertaraf tegangan rendah (aktive low) sedangkan kalau logika 1
bertaraf tegangan tinggi (aktive high). pada teori – teori aljabar boolean ini
berdasarkan aturan – aturan dasar hubungan antara variabel – variabel boolean.
- Dalil-dalil Boolean (Boolean postulates) P1: X= 0 atau
X=1
P2: 0 . 0 = 0
P3: 1 + 1 = 1
P4: 0 + 0 = 0
P5: 1 . 1 = 1
P6: 1 . 0 = 0 . 1 = 0
P7: 1 + 0 = 0 + 1 = 1
- T1: Commutative Law
a. A + B = B + A
b. A . B = B . A
- T2: Associative Law
a. ( A + B ) + C = A + ( B + C )
b. ( A . B ) . C = A . ( B . C )
- T3: Distributive Law
a. A . ( B + C ) = A . B + A . C
b. A + ( B . C ) = ( A + B ) . ( A + C )
- T4: Identity Law
a. A + A = A
b. A . A = A
- T5: Negation Law
1. ( A’ ) = A’
2. ( A’ )’ = A
- T6: Redundant Law
a. A + A . B = A
b. A . ( A + B ) = A
- T7: 0 + A = A
1 . A = A
1 + A = 1
0 . A = 0
- T8: A’ + A = 1
A’ . A = 0
- T9: A + A’ . B = A + B A . ( A’ + B ) = A . B
- T10: De Morgan’s Theorem
a. (A+B)’ = A’ . B’
b. (A . B)’= A’ + B’
Contoh Soal :
Contoh :
1. X + X’ .Y = (X + X’).(X +Y) = X+Y
2. X .(X’+Y) = X.X’ + X.Y = X.Y
3. X.Y+ X’.Z+Y.Z = X.Y + X’.Z +
Y.Z.(X+X)’
= X.Y + X’.Z + X.Y.Z + X’.Y.Z
= X.Y.(1+Z) + X’.Z.(1+Y)
= X.Y + X’.Z
CONTOH.
X . ( X’ + Y )
Jawab.
- IMPLEMENTASI DEMORGAN DALAM RANGKAIAN LOGIKA
(A + B)’ = A’ .
B’ A + B = (A’ . B’)’
(A . B)’ = A’ +
B’ A . B = (A’ + B’)’
Gerbang digit dikenal pula sebagai
perangkat digit atau sebagai perangkat logika (logic device). Perangkat ini
memiliki satu atau lebih masukan dan satu keluaran. Masing-masing masukan
(input) atau keluaran (output) hanya mengenal dua keadaan logika, yaitu logika
'0' (nol, rendah) atau logika '1' (satu, tinggi) yang oleh perangkat logika,
'0' direpresentasikan dengan tegangan 0 sampai 0,7 Volt DC (Direct Current, arus
searah), sedangkan logika '1' diwakili oleh tegangan DC setinggi 3,5 sampai 5
Volt untuk jenis perangkat logika IC TTL (Integrated Circuit
Transistor-Transistor Logic) dan 3,5 sampai 15 Volt untuk jenis perangkat IC
CMOS (Integrated Circuit Complementary Metal Oxyde Semiconductor).
Gerbang AND dapat memiliki dua
masukan atau lebih. Gerbang ini akan menghasilkan keluaran 1 hanya apabila
semua masukannya sebesar 1. Dengan kata lain apabila salah satu masukannya 0
maka keluarannya pasti 0.
Sebagai contoh, perhatikanlah kasus
berikut:
- Kasus
Sebuah tim ganda dari regu bulutangkis Indonesia, adalah absah apabila
kedua anggotanya lengkap hadir, yaitu Amir dan Badu. Apabila salah satu
dari Amir atau Badu ada yang absen atau tidak hadir, maka regu tersebut
tidak absah untuk Mewakili Indonesia dalam turnamen bulu tangkis tersebut.
Dalam dunia logika digital, semua
aspek positif dari suatu kasus diinterpretasikan sebagai true (baca: tru) suatu
kata bahasa Inggris yang berarti 'benar'. Pada komputer (sebagai perangkat),
'true' diwujudkan sebagai logika '1' atau 'high' (baca: hay') = tinggi. Pada
tingkat perangkat keras, 'true' mempunyai acuan tegangan listrik mendekati 5
Volt DC (dalam TTL Level).}
Pada kasus di atas, yang termasuk aspek positif adalah 'absah' dan 'hadir'.
Sebaliknya, logika digital menentukan bahwa semua aspek negatif dalam suatu
kasus
harus dianggap sebagai false (baca: fals) yang berarti 'salah'. Ini
dimanifestasikan sebagai logika
'0' atau low = rendah oleh komputer (sebagai perangkat). Perangkat keras
melaksanakan hal ini
dengan memberikan tegangan DC mendekati atau sama dengan nol Volt, TTL level.
Yang termasuk aspek negatif dalam hal ini adalah 'tidak absah' dan 'absen'.
Dengan demikian, kita sudah dapat menjabarkan kasus tersebut secara logika
seperti ini:
a. Penyelesaian (output) kasus disandikan dengan 'Q'.
b. Peserta (input), dalam hal ini
Amir dan Badu, disandikan sebagai A dan B.
c. Sinopsis yang dihasilkan
menyatakan bahwa:
- Q akan true apabila A dan B true
- Q akan false bila salah satu di antara A dan B ada yang false
Bentuk logika kasus diatas disebut
logika 'AND', yang dalam bahasa Indonesia berarti 'DAN'. Tampaknya, nama logika
ini diperoleh dengan mengambil patokan pada sinopsis bagian pertama, yang
menyatakan bahwa output akan true bila A dan B true.
Penjabaran dapat lebih disederhanakan lagi dengan mempergunakan tabel yang
bernama' Tabel Kebenaran' (truth table).
Bentuk tabel kebenaran dalam kasus
ini adalah sebagai berikut:
Berlawanan dengan gerbang AND, pada
gerbang NAND keluaran akan selalu 1 apabila salah satu masukannya 0. Dan
keluaran akan sebesar 0 hanya apabila semua masukannya 1. Gerbang NAND
ekuivalen dengan NOT AND. Tabel kebenaran gerbang NAND adalah sebagai berikut.
Keluaran gerbang OR akan sebesar 0
hanya apabila semua masukannya 0. Dan keluarannya akan sebesar 1 apabila saling
tidak ada salah satu masukannya yang bernilai 1. Sebagai contoh, perhatikanlah
kasus berikut:
A. Kasus
Dalam suatu rapat Universitas, Amir dan badu bertindak sebagai wakil resmi
Fakultas Teknik jurusan elektro. Sidang rapat menyatakan apabila salah satu
dari Amir atau Badu hadir,maka hal itu sudah absah untuk mewakili fakultas
tersebut.
Untuk kasus ini, penjabaran masalah tidak banyak berbeda dengan yang sebelumnya
yaitu:
a. Penyelesaian (output) kasus
disandikan dengan 'Q'.
b. Peserta (input), dalam hal ini Amir dan Badu, disandikan sebagai A dan B.
c. Sinopsis yang dihasilkan menyatakan bahwa:
- Q akan true apabila salah satu dari A dan B ada dalam kondisi true.
- Q akan false, apabila A dan B (semuanya) ada dalam keadaan false.
Kasus ini memakai bentuk logika 'OR'
dan tabel kebenarannya menjadi tersusun sebagai berikut:
Gerbang NOR ekuivalen dengan NOT OR.
Berlawanan dengan gerbang OR, keluaran sebesar 1 hanya akan terjadi apabila
semua masukannya sebesar 0. Dan keluaran 0 akan terjadi
apabila terdapat masukan yang bernilai 1. Tabel kebenaran gerbang NOR.
Pada gerbang ini nilai keluarannya
selalu berlawanan dengan nilai masukannya. Apabila masukannya sebesar 0 maka
keluarannya akan sebesar 1 dan sebaliknya apabila masukannya sebesar 1 maka
keluarannya akan sebesar 0. Pada tabel kebenaran gerbang NOT berikut, yaitu
tabel yang menggambarkan hubungan antara masukan (A) dan keluaran (B) perangkat
digit gerbang NOT.
- GERBANG XOR (Exclusive OR)
Apabila input A dan B ada dalam
keadaan logika yang sama, maka output Q akan menghasilkan logika 0, sedangkan
bila input A dan B ada dalam keadaan logika yang berbeda, maka output akan menjadi
logika 1. XOR sebetulnya merupakan variasi dari cara kerja logika OR. Untuk
lebih jelas, coba perhatikan tabel kebenarannya:
- GERBANG XNOR (Exclusive NOR)
Apabila input A dan B ada dalam
keadaan logika yang sama, maka output Q akan menghasilkan logika 1, sedangkan
bila input A dan B ada dalam keadaan logika yang berbeda, maka output akan
menjadi logika 0. XNOR bisa juga dikatakan memiliki sifat dari kebalikan XOR.
XNOR dan NOR hanyalah berbeda pada langkah ke-empat yaitu apabila A dan B pada
logika 1 maka output Q juga 1, bukan 0 seperti pada logika NOR.
Contoh Soal :
1.
Gambarlah table dari gerbang AND ?
Masukan
|
Keluaran
|
A
|
B
|
Y
|
0
|
0
|
1
|
0
|
1
|
1
|
1
|
0
|
1
|
1
|
1
|
0
|
2.
3A(16) = …………………………………………(10)
Bilangan hexadecimal di ubah menjadi
bilangan decimal..
Caranya, , x= variable, pada
Hexadesimal = 16
n=banyaknya angka (dari soal
di atas, 3A=mempunyai 2 nilai,jadi n = 2)
karena A memiliki nilai “10” pada
bilangan hexadecimal….
3A (16) = (3 x ) + (10 x )
=
(3 x 16) + (10 x 1)
= 48 + 10
= 58,
- Penyederhanaan Fungsi Boolean
Contoh. f(x, y) = x’y + xy’ + y’
disederhanakan menjadi
f(x, y) = x’ + y’
- Penyederhanaan fungsi Boolean dapat dilakukan dengan 3
cara:
- Secara aljabar
- Menggunakan Peta Karnaugh
- Menggunakan metode Quine Mc Cluskey (metode Tabulasi)
Penyederhanaan Secara Aljabar
Contoh:
f(x, y) = x + x’y
= (x + x’)(x + y)
= 1 × (x + y )
= x + y
f(x, y, z) = x’y’z + x’yz + xy’
= x’z(y’ + y) + xy’
= x’z + xy’
f(x, y, z) = xy + x’z + yz = xy +
x’z + yz(x + x’)
= xy + x’z + xyz + x’yz
= xy(1 + z) + x’z(1 + y) = xy + x’z
X
|
y
|
z
|
xy
|
xy + x’z
|
X’z
|
X’yz
|
xyz
|
xy + x’z + xyz + x’yz
|
yz
|
Yz+x’z
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
1
|
1
|
1
|
1
|
0
|
0
|
1
|
0
|
1
|
0
|
1
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
1
|
1
|
0
|
1
|
1
|
1
|
0
|
1
|
1
|
1
|
1
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
1
|
0
|
1
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
1
|
1
|
0
|
1
|
1
|
0
|
0
|
0
|
1
|
0
|
0
|
1
|
1
|
1
|
1
|
1
|
0
|
0
|
1
|
1
|
1
|
1
|
Peta Karnaugh
a. Peta Karnaugh dengan dua
peubah
y
0
1
|
m0
|
m1
|
x 0
|
x’y’
|
x’y
|
|
m2
|
m3
|
1
|
xy’
|
xy
|
b. Peta dengan tiga peubah
|
|
|
|
|
|
|
yz
00
|
01
|
11
|
10
|
|
m0
|
m1
|
m3
|
m2
|
|
x 0
|
x’y’z’
|
x’y’z
|
x’yz
|
x’yz’
|
|
m4
|
m5
|
m7
|
m6
|
|
1
|
xy’z’
|
xy’z
|
xyz
|
xyz’
|
Contoh. Diberikan tabel kebenaran,
gambarkan Peta Karnaugh.
x
|
y
|
z
|
f(x, y, z)
|
|
|
0
|
0
|
0
|
0
|
|
|
0
|
0
|
1
|
0
|
|
|
0
|
1
|
0
|
1
|
|
|
0
|
1
|
1
|
0
|
|
|
1
|
0
|
0
|
0
|
|
|
1
|
0
|
1
|
0
|
|
|
1
|
1
|
0
|
1
|
|
|
1
|
1
|
1
|
1
|
|
|
|
yz
00
|
01
|
11
|
10
|
x 0
|
0
|
0
|
0
|
1
|
1
|
0
|
0
|
1
|
1
|
|
|
|
|
|
|
|
|
|
|
b. Peta dengan empat peubah
|
|
|
|
|
|
|
yz
00
|
01
|
11
|
10
|
|
m0
|
m1
|
m3
|
m2
|
wx 00
|
w’x’y’z’
|
w’x’y’z
|
w’x’yz
|
w’x’yz’
|
|
m4
|
m5
|
m7
|
m6
|
|
01
|
w’xy’z’
|
w’xy’z
|
w’xyz
|
w’xyz’
|
|
m12
|
m13
|
m15
|
m14
|
|
11
|
wxy’z’
|
wxy’z
|
wxyz
|
wxyz’
|
|
m8
|
m9
|
m11
|
m10
|
|
10
|
wx’y’z’
|
wx’y’z
|
wx’yz
|
wx’yz’
|
Contoh. Diberikan tabel kebenaran,
gambarkan Peta Karnaugh.
w
|
x
|
y
|
z
|
f(w, x, y, z)
|
|
0
|
0
|
0
|
0
|
0
|
|
|
0
|
0
|
0
|
1
|
1
|
|
|
0
|
0
|
1
|
0
|
0
|
|
|
0
|
0
|
1
|
1
|
0
|
|
|
0
|
1
|
0
|
0
|
0
|
|
|
0
|
1
|
0
|
1
|
0
|
|
|
0
|
1
|
1
|
0
|
1
|
|
|
0
|
1
|
1
|
1
|
1
|
|
|
1
|
0
|
0
|
0
|
0
|
|
|
1
|
0
|
0
|
1
|
0
|
|
|
1
|
0
|
1
|
0
|
0
|
|
|
1
|
0
|
1
|
1
|
0
|
|
|
1
|
1
|
0
|
0
|
0
|
|
|
1
|
1
|
0
|
1
|
0
|
|
|
1
|
1
|
1
|
0
|
1
|
|
|
1
|
1
|
1
|
1
|
0
|
|
|
|
Yz
00
|
01
|
11
|
10
|
wx 00
|
0
|
1
|
0
|
1
|
01
|
0
|
0
|
1
|
1
|
11
|
0
|
0
|
0
|
1
|
10
|
0
|
0
|
0
|
0
|
|
|
|
|
|
- Teknik Minimisasi Fungsi Boolean dengan Peta Karnaugh
- Pasangan: dua buah 1 yang bertetangga
|
yz
00
|
01
|
11
|
10
|
wx 00
|
0
|
0
|
0
|
0
|
01
|
0
|
0
|
0
|
0
|
11
|
0
|
0
|
1
|
1
|
10
|
0
|
0
|
0
|
0
|
Sebelum disederhanakan: f(w, x, y,
z) = wxyz + wxyz’
Hasil
Penyederhanaan: f(w, x, y, z) = wxy
Bukti secara aljabar:
f(w, x, y, z) = wxyz + wxyz’
= wxy(z + z’)
= wxy(1)
= wxy
2. Kuad: empat buah 1 yang
bertetangga
|
Yz
00
|
01
|
11
|
10
|
wx 00
|
0
|
0
|
0
|
0
|
01
|
0
|
0
|
0
|
0
|
11
|
1
|
1
|
1
|
1
|
10
|
0
|
0
|
0
|
0
|
Sebelum disederhanakan: f(w, x, y,
z) = wxy’z’ + wxy’z + wxyz + wxyz’
Hasil penyederhanaan: f(w, x,
y, z) = wx
Bukti secara aljabar:
f(w, x, y, z) = wxy’ + wxy
= wx(z’ + z)
= wx(1)
= wx
|
Yz
00
|
01
|
11
|
10
|
wx 00
|
0
|
0
|
0
|
0
|
01
|
0
|
0
|
0
|
0
|
11
|
1
|
1
|
1
|
1
|
10
|
0
|
0
|
0
|
0
|
3. Oktet: delapan buah 1 yang
bertetangga
|
Yz
00
|
01
|
11
|
10
|
wx 00
|
0
|
0
|
0
|
0
|
01
|
0
|
0
|
0
|
0
|
11
|
1
|
1
|
1
|
1
|
10
|
1
|
1
|
1
|
1
|
Sebelum disederhanakan: f(a, b, c,
d) = wxy’z’ + wxy’z + wxyz + wxyz’ +
wx’y’z’ + wx’y’z + wx’yz + wx’yz’
Hasil penyederhanaan: f(w, x, y, z)
= w
Bukti secara aljabar:
f(w, x, y, z) = wy’ + wy
= w(y’ + y)
= w
|
Yz
00
|
01
|
11
|
10
|
wx 00
|
0
|
0
|
0
|
0
|
01
|
0
|
0
|
0
|
0
|
11
|
1
|
1
|
1
|
1
|
10
|
1
|
1
|
1
|
1
|
Contoh
Sederhanakan fungsi Boolean f(x, y,
z) = x’yz + xy’z’ + xyz + xyz’.
Jawab:
Peta Karnaugh untuk fungsi tersebut
adalah:
|
yz
00
|
01
|
11
|
10
|
x 0
|
|
|
1
|
|
1
|
1
|
|
1
|
1
|
Hasil penyederhanaan: f(x, y,
z) = yz + xz’
Peta
Karnough
Metode grafik menyediakan sebuah
prosedur yang sederhana dan langsung untuk penyederhanaan fungsi-fungsi aljabar
Boolean. Metode grafik yang dikenal yaitu metode pemetaan yang dikenal dengan
nama Peta Karnaugh atau Karnaugh Map.
Variabel-variabel dalam tabel
kebenaran disebut minterm. Sebuah fungsi yang terdiri dari n buah variabel,
jika diekspresikan ke dalam sebuah tabel kebenaran akan memiliki 2n minterm,
yang berarti ekuivalen dengan 2n bilangan biner yang diperoleh dari n digit.
Sebuah fungsi Boolean akan sama dengan 1 untuk beberapa minterm dan sama dengan
0 untuk yang lain. Informasi yang terkandung dalam sebuah tabel kebenaran dapat
diekspresikan dalam bentuk baku dengan membuat daftar desimal ekuivalennya,
untuk minterm yang menghasilkan sebuah angka 1 untuk suatu fungsi. Peta
Karnaugh adalah suatu diagram yang terdiri dari bujursangkar-bujursangkar
dimana setiap bujur sangkar mewakili sebuah minterm. Bujursangkar-bujursangkar
yang berkaitan dengan minterm yang menghasilkan 1 pada fungsinya diberitanda 1
dan yang lain diberi tanda 0 atau dibiarkan kosong. Jumlah bujursangkar pada
peta Karnaugh ditentukan oleh banyaknya variabel masukan. Terdapat peta-peta
untuk fungsi-fungsi yang terdiri atas 2 variabel masukan, 3 variabel masukan
atau 4 variabel masukan.
Pada peta Karnaugh, bujursangkar
yang bersebelahan atau berbatasan hanya boleh berbeda satu nilai logika saja.
Peta Karnaugh untuk 2 variabel
masukan (A dan B):
Peta Karnaugh untuk 3 variabel
masukan (A,B dan C):
Peta Karnaugh untuk 4 variabel
masukan (A, B, C dan D):
- Aturan dasar penyederhanaan dengan menggunakan peta
Karnaugh :
- Peta digambarkan sedemikian rupa sehingga suku-suku
dari bujursangkar yang bersebelahan hanya berbeda satu variabel saja.
- Suku-suku dari persamaan yang akan disederhanakan
dimasukkan ke dalam variabel bujursangkar yang berpadanan dengan memberi
tanda 1 di dalamnya.
- Bila pada bujuursangkar yang bersebelahan terdapat
tanda 1, maka variabel yang berbeda bagi kedua bujursangkar tersebut dapat
dihilangkan (sesuai dengan hukum komplementasi).
- Sehingga bagi suku tersebut tinggal hanya hanya
variabel yang sama yang akan merupakan bagian dari hasil akhir
penyederhanaan.
- Pengelompokkan dua bujursangkar akan menghilangkan satu
variabel, mungkin juga terjadi bahwa suatu variabel lenyap karena
diabsorpsi.
- jika semua suku telah disederhanakan, maka persamaan
akhir telah diperoleh dengan menuliskan semua suku-suku yang telah
disederhanakan dan selanjutnya menjalin mereka.
Rankaian
Sekuensial
Flip-flop adalah suatu rangkaian
bistabil dengan triger yang dapat menghasilkan kondisi logika 0 dan 1 pada
keluarannya. Keadaan dapat dipengaruhi oleh satu atau kedua masukannya. Tidak
seperti fungsi gerbang logika dasar dan kombinasi, keluaran suatu flip-flop
sering tergantung pada keadaan sebelumnya. Kondisi tersebut dapat pula
menyebabkan keluaran tidak berubah atau dengan kata lain terjadi kondisi
memory. Oleh sebab itu flip-flop dipergunakan sebagai elemen memory.
Rangkaian flip-flop yang paling
sederhana adalah RS Flip-flop yang memiliki dua masukan yaitu R = Reset dan S =
Set serta dua keluaran Q dan .
Perhatikan Tabel Kebenaran dan
Gambar Flip-flop R-S Berikut:
Sesuai dengan namanya, keluaran flip
flop Q = 1 dan pada saat S = 1 dan R = 0,dan reset ketika S = 0 dan R = 1 akan
menghasilkan keluaran Q = 0 dan .
Kondisi tersebut adalah kondisi
satbbil dari RS flip-flop.
Ketika kedua masukan R dan S
berlogika 0, keluaran flip-flop tidak berubah tetap seperti pada kondisi
sebelumnya. Tetapi ketika kedua masukan R dan S berlogika 1 maka keluaran
flip-flop tidak dapat diramalkan karena kondisinya tidak tentu tergantung pada
toleransi komponen dan tunda waktu temporal dan lain sebagainya dan kondisi
tersebut dapat diabaikan.
Pada prakteknya sebuah RS Flip-flop
dapat dibangun dari rangkaian dua buah gerbang AND yang saling dihubungkan
silang seperti ditunjukan pada Gambar berikut.
Berbeda dengan flip flop dengan
Gambar pertama, keluaran dari flip-flop adalah kebalikan dari flip-flop
tersebut. Hal ini dapat dilihat dari adanya garis di atas variabel inputnya.
Lebih lanjut tipe yang sangat
penting dari flip-flop adalah master slave flip-flop atau disebut juga dua
memory yang pada dasarnya dibangun dari dua flip-flop yang terhubung secara
seri. Jalur kontrol dapat diatur dari sebuah clock melalui penambahan sebuah
gerbang NAND. Gambar rangkaian dasrnya ditunjukkan dalam gambar berikut:
Pertama kita lihat pada master
flip-flop. Jika masukan clock adalah 0 kedua keluaran dari kontrol clock I
adalah 1. Ini artinya bahwa suatu perubahan keadaan pada masukan S dan R tidak
berpengaruh pada master flip-flop. Flip flop tersebut mempertahankan keadaan.
Di sisi lain jika masukan clock adalah 1 maka keadaan dari S dan R menentukan
keadaan master flip-flop.
Slave flip flop memperlihatkan
perilaku yang sama. Kadang kontrol clock adalah dibalik oleh sebuah inverter.
Ini artinya bahwa clock 1 dari master flip flop menjadi 0 pada slve flip flop.
Operasi flip-flop ini dijelaskan
lebih mudah dari sekuensial temporal dari pulsa clock seperti ditunjukan oleh
Gambar berikut.
- t1 : Ketika pulsa clock muncul dari 0 ke 1 terjadi
toleransi daerah 0 ke arah 1 keluaran clock terbalik ke 0. Misalnya
keluaran slave flip flop akan off dan mempertahankan kondisi.
- t2 : Ketika pulsa clock muncul dari 0 ke 1 mencapai
batas terendah dari toleransi daerah 1 masukan dari master flip flop
adalah dapat diatur, misalnya master flip flop dipengaruhi oleh masukan R
dan S.
- t3 : Ketika pulsa clock turun dari 1 ke 0 terjadi
toleransi daerah 1 ke arah 0 masukan master flip flop kembali ditahan.
Mmisalnya master flip flop menghasilkan keadaan baru.
- T4 : Ketika pulsa clock turun dari 1 ke 0 mencapai
batas tertinggi dari toleransi daerah 0 masukan dari master flip flop
adalah dapat diatur, misalnya master flip flop dipengaruhi oleh masukan R
dan S.
Hasilnya bahwa pengaruh masukan R
dan S terjadi pada interval t1 sampai t2 data dikirim ke flip flop dan pada
saat t4 baru data dikirim ke keluaran. Selama masukan clock 0 data tersimpan di
dalam flip flop.
Contoh Soal :
Ubahlah flip-flop di bawah ini
menjadi D flip-flop!
a.
S-R flip-flop
b. J-K
flip-flop
c.
T flip-flop
d. Master
Slave D flip-flop
Jawab :
- D Flip-Flop denganmenggunakan IC 74009.
- Nyalakan Komputer
- Jalankan aplikasi Circuit maker
- Setelah aplikasi Circuit maker
terbukakitaletakkankomponen-komponen yang diperlukan untuk membuat
rangkaian D Flip-Flop.
- Untuk IC yang digunakan IC 7400 caranyapilih Digital by
Function > Gate NAND >pilih IC7400.Dan juga Pilih Gate NOT caranya
Digital by Function > Gate inverter > 7404.
- Tempatkan Switch caranyapilih Switches > Digital
Switch > Logic Switch.
- Tempatkanlampuuntuk display caranyapilih Digital
Animated > Display > Logic Display.
- Setelahsemuakomponendiletakkansesuaidengantempatnya,
lakukan wiring dengan mengklik Hingga terbentuk rangkaian
- Setelah semua terhubung lakukan pengetesan.
B. D Flip-Flop menggunakan IC 7474
- NyalakanKomputer.
- Jalankanaplikasi Circuit maker.
- Setelahaplikasi Circuit maker terbuka kita letakkan
komponen-komponen yang diperlukan untuk membuat rangkaian D Flip-Flop.
- Untuk IC yang digunakan IC 7474 caranyapilih Digital by
Function > Flip-Flop>lalupilih IC 7474>7474 ½.
- Tempatkan Switch caranyapilih Switches > Digital
Switch > Logic Switch.
- Tempatkan lampu untuk display caranya pilih Digital
Animated > Display > Logic Display.
- Setelah semua komponen diletakkan sesuai dengan
tempatnya, lakukan wiring dengan Mengklik hingga terbentuk rangkaian.
- Setelah semua terhubung lakukan pengetesan.
C. JK Flip-Flop menggunakan IC 7476
- Nyalakan Komputer
- Jalankan aplikasi Circuit maker.
- Setelah aplikasi Circuit maker terbukakita letakkan
komponen-komponen yang diperlukan untuk membuat rangkaian JK Flip-Flop.
- Untuk IC yang digunakan IC 7476 caranyapilih Digital by
Function > Flip-Flop>lalupilih IC 7476>7476 ½.
- Tempatkan Switch caranyapilih Switches > Digital
Switch > Logic Switch.
- Tempatkan lampu untuk display caranya pilih Digital
Animated > Display > Logic Display.
- Setelah semua komponen diletakkan sesuai dengan
tempatnya, lakukan wiring dengan mengklik Hingga terbentukr angkaian.
- Setelah semua terhubung lakukan pengetesan.
a. Flip-Flop S-R yang dibangun
menggunakan Flip-Flop D.
b. Flip-flop yang dibangun menggunakan Flip-flop D.
c. Flip-flop T yang dibangun menggunakan Flip-flop D
